Active-HDL Designer EditionはFPGA設計用の混合言語RTLシミュレータです。VHDL/Verilog®/SystemVerilog (Design) の混合言語シミュレーションをサポートし、FPGAメーカーのRTLシミュレータより2倍以上高速で、暗号化IPもサポートし、FPGAデバイスのサイズにも制限がありません。

主な機能

サポートする言語

• 混合言語デザインのサポート
• VHDL IEEE 1076 (1987, 1993, 2002, 2008)
• Verilog® HDL IEEE 1364 (1995, 2001, 2005)
• SystemVerilog IEEE 1800™ (Design) 

デバッギング

• 対話的なコード・トレーシング
• 先進的ブレークポイント管理
• メモリ・ビューワ
• FSMデバッグ
• 波形ビューワ
• 複数の波形ウィンドウ
• 波形シミュレータ

暗号化されたIP

• SecureIPのサポート
• IEEE VHDLおよびVerilog IPのサポート

デザイン・サイズ無制限

HDL デザイン・ツール

• HDLエディタ、テキスト・エディタ、ブロックダイアグラム・エディタ、ステートダイアグラム・エディタ
• テンプレートとオートコンプリートによる言語サポート
• コンフィギュレーションのサポートが可能な階層ビューワ
• マクロ、Tcl/TK、Perlスクリプトのサポート
• コンパイル済みFPGAメーカー・ライブラリ

プロジェクト管理

• 全FPGAメーカーに対応するデザイン・フロー・マネージャ
• リビジョン管理インタフェース
• ワークスペースデザインのアーカイブ

サポートするプラットフォーム

• Windows® 7/Vista/XP/2003

カスタマ・レビュー

「Comtech EF Dataでは色々なFPGAデザイン・エントリ・ツールとシミュレータを使って比べてみました。 Active-HDLはツールの機能や使いやすいインタフェースなどで競合より非常に優れています。しかも価格も非常に有利でした。」
Dennis Bennett, Comtech EF Data - アメリカ

「Active-HDLでは、スティミュラスのセットでデザインを何度もシミュレーションできるので、デザインをブラッシュアップして質を高めることができます。波形ビューワも使いやすく、色々な機能を使ってデザインのデバッギングが可能です。」
アイシン精機 - 日本

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