ブロック・ダイアグラム・エディタはVHDL, Verilog, EDIFデザインをグラフィカルに入力できるツールです。HDLデザインの大部分が構造化されていれば、ソースコードで入力するより、ブロック・ダイアグラムとして記述する方が簡単なことが多いです。エディタで入力したダイアグラムは、ブロック・ダイアグラム・エディタが自動でVHDLかVerilogまたはEDIFネットリストに変換します。Active-HDLでは、ブロック・ダイアグラムとソースコードを混在させて利用することもできます。例えば、トップレベルのデザインエントリはブロック・ダイアグラムで、トップレベルの中にインスタンス化されるコンポーネントはHDLコードやEDIFネットリストやステート・ダイアグラムで記述することができます。
スケマティック・エディタのメリット
ステート・マシン・エディタは同期マシン・非同期マシンのステート・ダイアグラムのグラフィカルな編集ができるツールです。ステート・ダイアグラムは、従来の順序回路のモデリングに代わる記述方法です。自分自身でHDLコードを書くのではなく、論理ブロックでグラフィカルなステート・ダイアグラムを作成すれば、その記述に基づいて、エディタが自動でHDLコードを生成します。ステート・ダイアグラムは直感的に分かる図形式なので、HDLコードより習得しやすく、かつ読むのもずっと楽です。
ステート・マシン・エディタのメリット
HDLエディタはHDLソースコード編集用のエディタです。コンパイラとシミュレータと緊密に連携して、デバッグすることができます。HDLテキスト・エディタの主要機能としては、キーワードのハイライト(VHDL, Verilog/SystemVerilog, C/C++, SystemC, OVA, PSL)、コードのグループ化とコード構造をサポート、オートコンプリートとオートフォーマット、ソースコードのナビゲーション用のブックマークとタグ付きブックマーク、ブレークポイント、および列選択などがあります。
HDLテキスト・エディタのメリット
コード・トゥ・グラフィックス・コンバータはVHDL, Verilog/SystemVerilogおよびEDIFネットリストをActive-HDLのスケマティックとステート・ダイアグラムに変換するツールです。VHDL, Verilog/SystemVerilog, EDIFのファイルを解析して、発見されたエンティティ、モジュール、セルの数に応じて、スケマティックとステート・ダイアグラムのファイルを生成します。生成したスケマティック・ファイルとステート・ダイアグラム・ファイルはデザインの中に入れることもできますが、別の場所に保存することもできます。
コード・トゥ・グラフィックスのメリット