Universal Verification Methodology (UVM)

UVMは少なくとも10年以上にわたってASICデザインのデファクト検証手法として使用されてきたが、現在では高密度・高信頼性のFPGAやSoC FPGAデザインにも普及しつつあります。UVMはもともと2011年にAccelleraによって作成され、2020年にはIEEE 1800.2-2020としてIEEE標準となりました。UVMはSystemVerilogで書かれたオープンソースのライブラリで、ハードウェアデザインにオブジェクト指向プログラミングの力を活用しています。

 

スケーラブルでモジュール化された再利用可能な検証コンポーネントを開発するための基本クラスライブラリを定義するAPIセットにより、UVMは、コンストレントランダムスティミュラス生成とファンクショナルカバレッジ手法を使用して強力なテスト環境を構築できるようにすることで、検証プロセスをより柔軟にすることを目指しています。

 

アルデックツールは、UVMのコンパイルとシミュレーションをサポートしており、最新版のActive-HDLとRiviera-PROのインストーラには最新のUVMライブラリが含まれています。Riviera-PROは自動UVMテストベンチジェネレータ、UVM RALジェネレータ、UVMビューワ(グラフ、階層、コンフィギュレーションウィンドウ)など、UVMに特化した機能を提供しています。

 

主な使用例

UVMはVHDL、Verilog、SystemVerilogによるデザインをサポートし、ASIC、大規模FPGA、SoC FPGAプロジェクトに取り組む大規模チームに最適です。UVMは相互運用性を向上させ、新規プロジェクトでIPを再利用する際のコストを削減し、ブロックレベルからシステムレベルまでの検証コンポーネントの再利用を容易にします。全体として、この規格の採用は検証コストの削減と設計品質の向上につながります。

 

メリット

UVMは、再利用性を最大化するために、検証におけるいくつかのベストプラクティスを定義する標準化されたメソドロジになります。

 

 

ウェビナービデオ:UVMを恐れないで(ハードウェア設計者のためのUVM)

ハードウェア設計者は通常、業務に非常に忙しく、新しいメソドロジをテストする時間はほとんどありません。残念なことに、UVM(Universal Verification Methodology)の公式ドキュメントは、検証エンジニアが検証エンジニアのために記載したもので高レベルの機能に集中しており、UVMテストベンチをデザインに接続するような低レベルの詳細は完全に無視されています。このウェビナでは、まずSystemVerilogのインタフェースについて、特にバーチャルインタフェースに注目しながら、しっかりとレビューします。そして、シーケンサで処理され、ドライバを経由してテスト対象のデザインに供給されるシーケンスとその他のデータアイテムに進みます。結果の解析におけるモニタとスコアボードの役割について説明します。最後に、環境設定とトップレベルモジュールからのテスト実行について説明します。

 

 

UVMのその他のウェビナー録画

 

追加のリンク



Printed version of site: support.aldec.com/jp/solutions/functional_verification/uvm_ovm_vmm--emulators-and-debuggers-in-embedded-system