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SystemVerilog の検証では何が出来る？
Date: Wed, February 18, 2026
Time: 3:00 PM - 4:30 PM (JPT)

 

UVMなどのSystemVerilog 検証を使用した検証メソドロジをよく見ます。しかしながら従来の検証手法を使用しているユーザーからすると、そもそもSystemVerilog 検証で何が出来るのかと思われている方も多いと思います。本セミナーでは、SystemVerilog 検証に関する基本的な機能などをサンプルデザインを用いて紹介いたします。