ダウンロード What's New Overview 製品構成 製品カタログ Resources News Training Multimedia FAQ Contact Sales FPGAデザイン作成とシミュレーション Active-HDL™はWindows®で動作するチーム環境向けFPGAデザイン作成およびシミュレーションの統合ソリューションです。Active-HDLの統合デザイン環境（IDE）には、完全なHDLおよびグラフィカル・デザインツールとRTL/ゲートレベルの混合言語シミュレータがあり、FPGAデザインを短期間で開発から検証までできるようになっています。 デザインフロー・マネージャはデザインエントリ、シミュレーション、合成およびインプリメンテーションの間で120種類以上のEDAツールやFPGAツールを起動できますので、開発チームはFPGAデザインプロセスにおいて一貫して同じプラットフォームを維持できます。Active-HDLはAltera®、Atmel®、Lattice®、Microsemi™（Actel）、Quicklogic®、Xilinx®など、主要なFPGAデバイスをすべてサポートしています。 主な機能と利点 プロジェクト管理 チームベースの統一されたデザイン環境でローカルまたはリモート・チームにわたって統一性を維持可能 設定可能なFPGA/EDAフロー・マネージャは120種類以上のベンダツールとインタフェースを取れるので、FPGA開発中一貫して1つのプラットフォームを使い続けられます グラフィカル/テキスト・デザインエントリ テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成 セキュアで信頼性の高い相互利用可能な暗号化規格でIPを配布・送付 シミュレーションとデバッギング 共通カーネルの強力なVHDL/Verilog/SystemVerilog（Design）/SystemC対応混合言語シミュレータ GUIで操作可能なデバッギングとコード高品質化ツールでコードの品質と信頼性を確保 コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定 アサーションベース検証（SVA, PSL, OVA）で検証の質をアップ、より多くのバグを発見 SV ファンクションカバレッジ、コンストレイントランダム、UVMなどの高度な検証構成をシミュレートする機能 HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャップはMATLAB®/Simulink®インタフェースで埋めます HTML/PDFドキュメンテーション HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現 デザインドキュメントをHTMLやPDFで自動生成、すぐにデザインを共有可能 Featuredデモンストレーションビデオ3.2 Compilation and Simulation: Compiling Vivado Simulation Libraries6.2 Customizing & Integration: Vivado TCL store Integration ウェブセミナーの録画Universal VHDL Verification Methodology (UVVM) – The standardized open source VHDL testbench architectureVHDL testbenches using models, scoreboards and transactionsCreating an AXI4 Lite, Transaction Based VHDL Testbench with OSVVMUVVM steps up a gear: A review of some of the new features in this standardized VHDL verification methodologyCreating Better Self-Checking FPGA Verification Tests with Open Source VHDL Verification Methodology (OSVVM)OSVVM: ASIC level VHDL Verification, Simple enough for FPGAsTaming Testbench Messaging and Error Reporting with OSVVM's Logs and AlertsホワイトペーパーFPGAデザインフローの社内標準化Aldec DO-254 Solutions Blueprintアプリケーションノートユーザ定義のデザイン管理
