Python とcocotb による コンストレイントランダムとファンクショナルカバレッジ 9月 16 (ウェブセミナー, Online) Practical Co-Simulation Techniques with OSVVM Part 3: Introduction to Protocol Verification with Co-Simulation (EU) 9月 24 (ウェブセミナー, Online) Practical Co-Simulation Techniques with OSVVM Part 3: Introduction to Protocol Verification with Co-Simulation (US) 9月 24 (ウェブセミナー, Online) モジュール結合の複雑さを解消!SystemVerilog Interface 初級セミナー 9月 30 (ウェブセミナー, Online) 3-Day DO-254 Practitioner’s Course 10月 20 - 22 (トレーニング, Guildford, UK) すべてのイベントを表示
Practical Co-Simulation Techniques with OSVVM Part 2: RISC-V Software and Logic Co-Development Practical Co-Simulation Techniques with OSVVM Part 1: Getting Started with OSVVM Co-Simulation Making a Simple VHDL Testbench Step-by-Step Part 2: BFMs and Simplifications, Demo, and Debugging Making a Simple VHDL Testbench Step-by-Step Part 1: Foundations, Architecture and Basics Design Constraints for CDC Verification: Bridging Timing, Clocks, and Reliable Synchronization すべてのウェブセミナーを表示
ALINT-PRO™は、より予測可能な言語間統合のための 新しい混在言語デザインルールを追加 1月 14 Versal ACAPのような複雑なSoC FPGAのシミュレーションには何が必要ですか? 2月 08 Aldec @ DAC 2023:FPGAおよびSoC向け設計検証ツールとソリューションを紹介 6月 26 Riviera-PROがAMD® Versal™ ACAPデザインのシステムシミュレーションをサポート 6月 14 航空電子機器業界で高まる TLM のニーズ 5月 18 すべてのニュースを表示