HDLRegression – Automated Regression Testing for VHDL/Verilog (US) 8月 21 (ウェブセミナー, Online) HDLRegression – Automated Regression Testing for VHDL/Verilog (EU) 8月 21 (ウェブセミナー, Online) すべてのイベントを表示
FPGA Verification with VHDL and UVVM Part 2: Harnessing the power of VVCs and BFMs FPGA Verification with VHDL and UVVM Part 1: New Features and Best Practices Enhancing CDC Verification in Vivado with ALINT-PRO Maximizing Design Reliability with Advanced Linting: Uncover Hidden RTL Issues Early Simplifying DO-254 Compliance for FPGA Designs – A Practical Approach すべてのウェブセミナーを表示
Versal ACAPのような複雑なSoC FPGAのシミュレーションには何が必要ですか？ 2月 08 Aldec @ DAC 2023：FPGAおよびSoC向け設計検証ツールとソリューションを紹介 6月 26 Riviera-PROがAMD® Versal™ ACAPデザインのシステムシミュレーションをサポート 6月 14 航空電子機器業界で高まる TLM のニーズ 5月 18 アルデックとタレスがCertification Together International Conference 2023で共同発表 5月 01 すべてのニュースを表示
