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A Proven EDA Solutions Provider makes all the difference.

アルデックは、最新の言語標準をサポートする先進の検証手法を提供して、
お客様が、進化を続ける技術を活用しながら発展することをお約束します。

FPGA デザイン

FPGAベンダーサポートシミュレーションおよびデバッグプロジェクト・マネンジメント/統合環境グラフィカル/テキスト・デザインエントリ HTML/PDF ドキュメンテーション

プロトタイピング

スケーラブルなHES™プロトタイピングプラットフォーム HES Proto-AXIインターコネクトマルチFPGAでのデザイン・パーティショニング ARM Cortexのサポート RTAX/RTSXプロトタイピング

ファンクショナルベリフィケーション

メトリクスドリブン検証 UVM トランザクション・デバッギング UVM, OVM, VMM OS-VVM™リンティング/デザイン解析非同期クロックドメイン検証 QEMU 協調シミュレーション

要求管理

トレーサビリティチーム・ベースのメソドロジ要求の取り込みドキュメントおよびレポートテスト管理変更の影響分析

ハードウェア・エミュレーション・ソリューション

協調エミュレーション UVMシミュレーション・アクセラレーションアクセラレーションのスケーラビリティ検証用IP SoCのパーティショニングエミュレーション・デバッギング

ハイパフォーマンス・コンピューティング（HPC）

コンピュータビジョン暗号化・セキュリティゲノムアライメント高頻度トレーディング大規模HPC 組込みHPC

DO-254 コンプライアンス

HDL コーディング基準ツール・アセスメントおよびクオリフィケーションのプロセス FPGAレベルのインターゲット・テスト HDL 詳細設計および検証 DO-254テンプレートおよびチェックリスト

組込システム

Zynq US+ FPGAを使用したディープラーニング FPGAベースのNVMe データストレージモノのインターネット (IoT)自動車ADAS ネットワーキング Aldec 4K UltraHD イメージングソリューション PythonとPYNQ COVID-19の検出

ニュースルーム

航空システム設計保証：アルデックはALINT-PROのDO-254プラグインに60以上の新しいHDLルールを追加 3月 04 強力なFPGAデザイン作成とシミュレーション IDEにVHDL-2019サポートとOSVVMの機能強化を追加 1月 20 Riviera-PRO™ : 生産性の向上を目指して、OSVVM 2020.08への対応、言語サポートの強化、新しいデバッグ機能を追加 12月 08 SemiWiki: Aldec Adds Simulation Acceleration for Microchip FPGAs 11月 10 アルデック、Microchip FPGA設計のためのハードウェア支援型RTLシミュレーションアクセラレーションを発表 11月 03 すべてのニュースを表示

イベント

Fast Track to Riviera-PRO, Part 2: Advanced Debugging, Code Coverage and Scripting (EU) 3月 18 (ウェブセミナー, Online) Fast Track to Riviera-PRO, Part 2: Advanced Debugging, Code Coverage and Scripting (US) 3月 18 (ウェブセミナー, Online) Achieve DO-254 Compliance with the Industry’s Most Comprehensive HDL Coding Guidelines (EU) 3月 25 (ウェブセミナー, Online) Achieve DO-254 Compliance with the Industry’s Most Comprehensive HDL Coding Guidelines (US) 3月 25 (ウェブセミナー, Online) すべてのイベントを表示

ウェブセミナーの録画

Fast Track to Riviera-PRO, Part 1: Design Entry and Simulation Functional Verification of Clock Domain Crossing Issues Accelerating Verification Component development with OSVVM Model Independent Transactions Debugging Multi-Core Designs using Vitis + Aldec Riviera-PRO Co-Simulation for Zynq US+ MPSoC Accelerating Large Image and Signal Processing FPGA Design Developments with TySOM-3A-ZU19EG and PYNQ すべてのウェブセミナーを表示

リンク

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