Riviera-PRO™ : 生産性の向上を目指して、OSVVM 2020.08への対応、言語サポートの強化、新しいデバッグ機能を追加

Henderson, NV – 2020年12月8日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc. (以下「アルデック」）は、Riviera-PRO™の最新リリースにオープンソースVHDL検証メソドロジ（OSVVM）のリビジョン 2020.08を追加しました。これにより、アルデックの人気があるシミュレーションプラットフォームのユーザは、OSVVMの新しい要件追跡、更新されたスクリプト、AXI4の完全な検証コンポーネント、モデルに依存しないトランザクションにアクセスすることができます。

 

最新バージョンのRiviera-PRO（リリース 2020.10）には、SystemVerilogおよびVHDL-2019シミュレーションの機能拡張も含まれています。SystemVerilogには、4ステート整数パック型の共用体(union)、2ステート整数パック型の配列(vector)、構造体(struct)および共用体、固定サイズのアンパック型ベクトル、構造体および共用体の拡張サポートが含まれます。VHDL-2019の場合、protected typesの配列とレコードのサポートが含まれます。

 

IEEE 1076 VHDLワーキンググループの議長、およびSynthWorks VHDLトレーニングディレクター Jim Lewisのコメント：
「VHDL-2019のサポートという点では、アルデックは先を行っています。同社のRiviera-PROは、2020年6月にいくつかのVHDL-2019サポート機能を導入しました。本日発表された拡張機能により、高度な検証機能の開発が容易になります。」

 

アルデック SWプロダクトマネージャー Sunil Sahooのコメント：
「アルデックは、Riviera-PROを強力なシミュレーションプラットフォームに保つことに取り組んでおり、特定のリリースで導入されたすべての機能拡張は、エンジニアからの要求や提案に直接対応しています。 また、VHDLコミュニティにも取り組んでおり、現在、他のどのベンダーよりも多くのVHDL-2019サポートを提供していると信じています。」

 

Riviera-PRO リリース 2020.10には、デバッグとパフォーマンスの強化も含まれています。これらには、Verilogコンパイラ内の新しいカバレッジプラグマのサポート、（特定のランダム制約ケースのための）ランダマイゼーション性能の強化、Riviera-PROのUVM Graphウィンドウへのモデルの描画速度の向上などが含まれます。

 

Riviera-PRO 2020.10のダウンロードとご評価が可能となっています。

 

 Riviera-PRO™について

Riviera-PRO™ は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、様々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートを組み合わせることで、テストベンチの能率、再利用性および自動化を極限まで高めます

 

アルデックについて

1984年に設立したアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com