SystemVerilog IEEE 1800™ (2005, 2009, 2012, 2017 and 2023) - デザインCategory : 標準サポートSystemVerilogはVerilog HDLの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。もともとはAccelleraが開発していた言語で、IEEE Std. 1800™-2012として規格化されています。Riviera-PROはSystemVerilog IEEE Std 1800™-2005, IEEE Std 1800™-2009, IEEE Std 1800™-2012, IEEE Std 1800™-2017, IEEE Std 1800™-2023をハードウェア記述の拡張、アサーションおよび先進的検証という3つの分野でサポートします。規格のデザイン用部分は主に合成可能な構造体とビヘイビア・モデル用構造体から構成されています。
