Resources

ASIC/SoCデザインのマルチFPGAによるプロトタイピングは、エミュレーション技術の中で最も高いクロックレートを実現します。しかし、プロトタイピングのためのデザインセットアップは非常に複雑で困難です。このホワイト ペーパーでは、デザインを複数の FPGA にパーティショニングする際の一般的な課題を明らかにし、プロトタイプの品質を向上させ、デザインのセットアップにかかる時間を短縮するソリューションを提供します。

このドキュメントでは、Aldec AMIの設定と起動に関する重要な情報、およびAldec HES-DVM Proto CEとBoard Compilerの使用方法を説明しています。

HES-DVM Proto CEは、アルデックのエミュレーションおよびプロトタイピングプラットフォームHES-DVMのクラウドエディションになります。 クラウドエディションは、マルチFPGAプラットフォームでデザインプロトタイプを準備するために使用される高品質のパーティショニングツールに対する需要の高まりに対応しています。 HES-DVMのクラウドエディションはプロトタイピングフローに限定されており、4つのハイエンドXilinx FPGA（Virtex UltraScale、Vitex UltraScale+、またはVirtex-7）にマッピング可能で最大4つのパーティションをサポートしています。

Presently, emulation and FPGA-based prototyping are essential verification and validation techniques for a SoC, ASIC designs and become irreplaceable in pre-silicon verification of Deep Learning Accelerator designs. Challenges of the multi-FPGA design setup like partitioning, multiplexing limited I/O interconnections and mapping multiple clock domains across multiple devices may cause significant delays in prototype bring-up and verification schedule. Design partitioning tool that can be used with either off-the-shelf or custom made FPGA boards will automate the most tedious tasks and so significantly reduce the risk. Aldec provides HES-DVM Proto toolbox with automatic design partitioning for multiple FPGAs including Xilinx Virtex UltraScale XCVU440. In this webinar we will demonstrate how to compile and partition an open source design of Deep Learning Accelerator into 6 FPGAs in 6 steps which are fully automated. Play webinar