アルデック、Active-HDLの強力なカバレッジ・データベースに条件・パスカバレッジを追加、網羅的なカバレッジ解析を完成

Henderson, NV – 2016年3月16日 – Aldec, Inc. （以下「アルデック」）は、混合言語対応FPGA設計およびシミュレーション・プラットフォームActive-HDL™の最新バージョン10.3のリリースを発表しました。Active-HDLは、以前から色々なコードカバレッジをサポートしてきましたが、ツール内蔵の強力なカバレッジ・データベースACDBに条件・パスカバレッジを追加したことで、FPGAおよびASICデザインで網羅的にカバレッジ解析ができるパッケージとなりました。

 

カバレッジ解析は検証時間を削減できるデバッグ手法として人気があります。 コードの実行を追跡して、実行されたコード量を計測してテストの足りない部分を特定します。カバレッジ解析結果をうまく活用できれば、検証品質を直接的に改善できます。Active-HDLのカバレッジ解析ツールは全自動で、ユーザーが介入したりデザインやテストベンチを修正したりする必要はありません。

 

アルデックのActive-HDLプロダクトマネージャ Satyam Jani のコメント:「条件とパスのカバレッジをActive-HDLに追加して、網羅的なカバレッジ解析が可能になりました。"if-else"や"case"などの条件文は、デザインに色々なパスを生み出し、スティミュラスのフローを特定のパスに逸らします。プログラムの実行パスの網羅度について知らせるパスカバレッジは、文と分岐のカバレッジ解析を強化します。 同様に、条件カバレッジは条件文中の論理式を監視し、因数分解することで式のカバレッジデータを強化します。」

 

Active-HDLについて

Active-HDL™はFPGAデザインの分野で15年以上にわたって設計のお手伝いをしてきた実績あるツールです。全ての大手FPGAメーカーの出す最新のFPGAデバイスをサポートする、HDLベースのFPGA設計およびシミュレーション・ツールです。高性能な混合言語対応シミュレーション・ソリューションであるActive-HDLは120以上のサードパーティツールと連携する機能があります。FPGAデザインの現場では、ターゲットのFPGAデザインフローに依存しない統一的プラットフォームとなります。Active-HDL 10.3 はAltera®, Lattice®, Microsemi™, Xilinx®などの最新・最先端のFPGAデバイスでのデザイン作成とシミュレーションをサポートします。

 

Active-HDL 10.3 リリースは多数の新機能、機能拡張および性能最適化が盛り込まれています。より詳しい情報やチュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、https://www.aldec.com/Products/Active-HDLをご覧ください。

 

アルデックについて

アルデックは1984年創立のエレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoCおよびASICプロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com