Henderson, Nev. – 2017年2月23日 – ASIC/FPGAデザイン向けHDL混合言語シミュレーションとハードウェア・アシステッド・ベリフィケーションのパイオニアである Aldec, Inc. （以下「アルデック」）は、米国カリフォルニア州サンノゼで2017年2月27日から3月2日まで開催される DVCon U.S. Conference and Exhibition で、ハードウェア・インループによるASICのシリコン前検証のスペクトラムを展示します。 

UVMシミュレーション・アクセラレーション

アルデックはHDLシミュレーションで30年以上の経験があり、最新のSoCデザイン・検証のニーズを深く理解しています。この経験の中から、UVM, SystemVerilog, OSVVM, VHDL-2008 および TLM/SystemC をサポートする高性能HDLシミュレータ Riviera-PRO™ が生まれました。Riviera-PROをハードウェア・インループで実行することで、シミュレーションは100倍単位でさらに高速化されます。DVCon U.S.で展示するライブデモでは、どのようにして130倍以上のシミュレーション・アクセラレーションを実現しているかをお見せします。使用するデザインはアルデックの HES™ FPGA ボード上で動くネットワーク・オンチップ（NoC）のリファレンスデザインで、Riviera-PRO上で実行されるトランザクションレベルUVMテストベンチでドライブされます。ブースにお立ち寄り頂ければ、体系的にユニバーサルUVMドライバとモニタをSCE-MIトランザクタとして構築する方法についてご説明します。この方法は純粋なシミュレーションでも、シミュレーションとエミュレーションの混在環境でも活用できます。最新リリースのRiviera-PROでは、SCE-MIコードテンプレートも用意されています。 SV DPI-C の関数、マクロおよびパイプで構成されるSCE-MI準拠のトランザクタが短期間で開発できます。また、シミュレーション・エミュレーションに合わせて特注のトランザクタを短時間で作る方法もご紹介します。エミュレーション用のテストベンチを作る作業は大変という思い込みをなくしましょう。

アルデックのハードウェアベリフィケーション・プロダクトマネージャ Krzysztof Szczur のコメント:
「アルデックはUVMコンポーネントの構造を変更する必要がないアプローチを完成させました。SCE-MI SV-Connectガイドラインに基づいて SystemVerilog DPI-C のトランザクションレイヤCコードを自動生成できるようにし、DPI-C関数・タスクをエミュレータ向けに合成可能なコードに変換するSCE-MIコンパイラを開発しました。これで、UVMテストベンチをシミュレーションとエミュレーションで簡単に共用し相互動作できるようになります。これにより、検証機能、カバレッジ、性能を最大限引き出せるようになります。」

アルデックのマーケティングディレクター Louie De Luna のコメント:
「2017年の DVCon Conference で、アルデックは新しいHESボードのリリースも発表します。このボードは Xilinx® Virtex™ UltraScale™ FPGAの中でも最大のUS440を搭載しており、UltraScale FPGAモジュールと Zynq™-7000 デバイスを組み合わせた唯一のボードです。ARM® Cortex™ プロセッサで実行されるテストベンチのインプリメントや、PCI Expressインタフェースを持つホストワークステーションコントローラなどとして利用することができます。」

アルデックについて

アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICプロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、組込みソリューションおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com

Media Contact:          
アルデック・ジャパン株式会社
宮島　健
03-5312-1791
sales-jp@aldec.com

By Sergei Zaychenko 

Automated design rule checking, or linting, has been around in RTL verification for at least a couple decades, yet still many HDL designers completely ignore this simple yet very powerful bug hunting method. Why would a busy designer need to run this annoying warning generator? The hostility against using conventional linting tools is often explained by the enormous amount of output noise, limited configurability, ambiguous reporting, and inability to capture a high-level designer’s intent. FPGA users also complain about the lack of vendor libraries support. Whether it’s an ASIC or FPGA, the presence of IP blocks creates an extra challenge for DRC tools, as IPs are often tool-generated or encrypted.

While there are a couple of well-known, mature DRC-based verification tools on the EDA market targeting the large-scale ASIC segment, they also come with an annual license cost that exceeds the price of a new four-wheel SUV. The use of auto-formal methods applied to aspects such as CDC protocol checks and MCP validation, as well as the handling of UPF-based power models and taking physical cell properties into account, indeed make those linting tools very powerful. But is this capacity really necessary for a hypothetical mid-range FPGA project relying on the native vendor’s backend implementation tools...

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