複雑なRISC-Vベースのデザインを検証する方法

Henderson, Nevada, USA – 2020年6月3日 – RISC-Vプロセッサの開発が成熟し、SoCやマイクロコントローラでのコアの使用が増えるにつれ、エンジニアリングチームはRISC-Vコア自体ではなく、それをベースにしたシステムやその周辺に関連した検証の新たな課題に直面しています。当然のことながら検証は、例えばArmプロセッサをベースにしたプロジェクトと同様に複雑で時間がかかります。
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これまでの業界検証では、RISC-Vコアの標準化を目指してISA準拠に力を入れてきました。これからは、システムが大きくなっていく中で、検証をどのように扱うかが問われてきています。

 

複数のコアを搭載し、既製のペリフェラルやカスタムハードウェアモジュールを追加することで課題は明らかに拡大していきます。

 

ここで、2つの検証課題が見えてきます。第一にコアが正しくISAに準拠していることを確認する必要があり、第二にコアを使用したシステムをテストする必要があります。どちらの場合も、トランザクションレベルのハードウェアエミュレーションが最適です。特にエミュレーションがAccellera SCE-MI規格に基づいている場合は、異なるプラットフォームやベンダ間での再利用が可能になります。自動デザイン・パーティショニングや幅広いデバッグ機能を組み合わせることで完全な検証プラットフォームとなります。

 

プロセッサコアがより強力、より多くの機能を持ち込むようになった場合、レジスタトランスファーレベル（RTL）のシミュレーションだけでは十分ではありません。また、妥当な時間内に完全なテストカバレッジを提供することもできません。エミュレーションでは、テストの速度が（MHz単位）大幅に向上し、サイクルアキュレートと相まって、テストの長さと複雑さを向上させることができます（高速実行）。

 

エミュレーションを使用する場合、コア自体をRISC-V ISSゴールデンモデルと自動的に比較され、その精度とISA準拠の要件を満たしていることが確認されます。 図1は、テスト中のRISC-V CPUを示しています。

 

シミュレーション時に使用したテストベンチはエミュレーションに再利用することができるので、シミュレーションの段階でもテストベンチが「エミュレーション対応」になっていることを確認しておきましょう。これにより、新たにテストベンチを開発することなく、シミュレータとエミュレータの切り替えをスムーズに行うことができます。.

 

 Figure 1. A テスト中のRISC-V CPU。RISC-V ISSは先進的なUVMテストベンチの一部ですが、エミュレータに実装されています。

 

この戦略は、RISC-Vにカスタム命令（設計中のアルゴリズムを高速化することを目的とした命令）を追加する場合にも効果を発揮します。これは、ハードウェアエミュレーションでは、純粋なシミュレーション環境よりも高速に、開発されたアルゴリズムに対するこれらの命令のテストやベンチマークの事項が可能だからです。

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