Riviera-PRO™により、VHDL 2019ユーザーは言語の新機能の力を解き放つことができます

Henderson, NV – 2021年5月18日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc. (以下「アルデック」）は、Riviera-PROの最新リリース（リリースバージョン2021.04）で、業界で最も包括的なVHDL 2019の実装をWindowsとLinuxの両方のプラットフォームで提供します。

 

現在サポートされている最も重要な機能の一つがインタフェースです。これらは歴史的にVHDLでモデル化するのが難しいとされてきました。VHDL 2019 (別名 IEEE 1076-2019)では、レコードとモードビューを使用して対応しています。他の新機能とともにインタフェースを使うことで、よりコンパクトで再利用可能なコードを作成することができます。

 

Riviera-PROに追加されたVHDL-2019シミュレーション機能は、ファイルタイプの配列とレコードのサポート、シーケンシャルブロックステートメントの導入が含まれ、STDライブラリはREFLECTIONパッケージで拡張されました。

 

Riviera-PRO プロダクトマネージャー Sunil Sahooのコメント：
「VHDLへのインタフェースのサポート強化は、VHDL 2019リリースでも最もエキサイティングなものの一つであり、その実装はVHDLユーザーコミュニティからの要求の直接的な結果であり、ユーザーコミュニティはこの追加を正当化するための使用モデルを提示しました。私たちはコミュニティにも耳を傾けます。 アルデックはEDAツールを発売、または拡張する際は、常にユーザーのニーズと要求に直接応えるようにしています。昨年、Riviera-PROで発表したVHDL 2019への対応に続き、インターフェイスのサポートが強化されました。他のほとんどのEDAツールベンダはまだVHDL 2019に対応していません。」

 

またRiviera-PROではSystemVerilogのシミュレーション機能も強化されています。これにはユーザー定義のネットタイプのデータタイプをタイプパラメータで指定できるようになったことや、ランダムシーケンス文をタイプパラメータで指定したモジュールやクラスで宣言できるようになったことが含まれています。

 

Riviera-PRO 2021.04 WindowsまたはLinuxのダウンロードとご評価が可能となっています。

 

Riviera-PRO™について

Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、様々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートを組み合わせることで、テストベンチの能率、再利用性および自動化を極限まで高めます。

 

アルデックについて

1984年に設立したアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com