メソドロジーによる生産性の向上：アルデックは、Riviera-PRO™にUVMジェネレータを追加し、OSVVMおよびUVVMライブラリを更新

Henderson, NV – 2021年11月16日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec, Inc.(以下「アルデック」）は、Riviera-PRO™に自動UVMジェネレータ機能を追加しました。 この機能の追加により、検証テストベンチの作成と再利用に関するガイダンスが含まれているUniversal Verification Methodologyの利点を活用して、Riviera-PROユーザーの生産性が大幅に向上することが期待されます。

 

Riviera-PROの新機能は、VHDLやVerilogで記述されたテスト対象デザイン（DUT）のUVMテストベンチ（メソドロジーを支える言語であるSystemVerilog）を自動的に作成します。 また、UVMコードのフレームワークも作成します（このフレームワークには、デザイン固有のコードを手動で入力しなければならない箇所を示すコメントが含まれています）。 UVMジェネレータは、SystemVerilogソースファイルとともに、シミュレーションプロセスを制御するためのTCLマクロを自動的に作成します。ユーザーはライブラリからDUTを選択することも、ゼロから新しいデザインを始めることもできます。

 

UVMで生成されたコードは、Riviera-PROのUVMグラフウィンドウにも表示することができます。これは、ユーザーに人気のある既存機能になります。階層化されたUVMコンポーネント、プロパティ、コネクション、およびデータフローをより適切にわかりやすく表示することが可能で、デバッグの際に役立つ機能です。

 

アルデックのSWプロダクトマネージャー Sunil Sahooのコメント：
「利用可能な唯一の検証方法ではありませんが、UVMは最も人気のある検証手法の一つであることは間違いありません（特に2017年にIEEEによって標準化されてからは）。」

 

また、アルデックはRiviera-PRO内のOpen-Source VHDL Verification Methodology (OSVVMは、当社が開発に大きく貢献したメソドロジーです)ライブラリをバージョン 2021.06に更新しました。さらに、同ツールのUVVM（Universal VHDL Verification Methodology）ユーティリティ（uvvm_util）とVHDL Verification Component Framework（uvvm_vvc_framework）ライブラリもバージョン2021.05.26にアップデートされました。

 

Sahooは次のように結論付けています。
「アルデックでは、EDAソリューションのユーザーが選択した検証方法から可能な限り多くのことを学び、生産性を高め、時間を節約し、デザインへの信頼性を高めることに取り組んでいます。」

 

Riviera-PRO 2021.10 WindowsまたはLinuxのダウンロードと評価が可能となっています。

 

生産性の向上：アルデックはRiviera-PRO™に、任意のテスト対象デザインのUVMテストベンチ（上図）を自動的に作成する機能を追加しました。また、ツールのOSVVMおよびUVVMライブラリも更新しました。

 

Riviera-PRO™について

Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、様々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートを組み合わせることで、テストベンチの能率、再利用性および自動化を極限まで高めます。

 

アルデックについて

1984年に設立したアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com