Fatal Error: filename.sv: Bind: unresolved hierarchical reference to object "object name"

内容

デザインのシミュレーションで、SystemVerilog とVHDL 間でbind を行っている時に上記エラーが発生します。この問題は、どうすれば解決しますか？

ソリューション

SystemVerilog とVHDL 間でbind を行っている時、正しいコーディングを使用するようにしてください。たとえば、次のように：

bind <libary_name>.<entity/module_name>

VHDL ライブラリ定義で適切に動作しない場合、ダイレクトインスタンスを使用する必要があります：

bind <full_instance_path> <checker_entity/module_name> <checker_instance_name>

この問題が解決しない場合、サポートポータルを使用してサポートチームに問い合わせを行ってください。