What's New 製品カタログ Resources News Training Multimedia FAQ Contact Sales ハイブリッド検証プラットフォーム HES-DVM™は全自動・スケーラブルなSoC/ASICデザイン向けハイブリッド検証環境です。SCE-MIやTLMなど最新の協調エミュレーション規格と最新のFPGAテクノロジを活かして、ハードウェアとソフトウェアの開発チームにおいては、デザインのハードウェア・プロトタイプを早期に準備できるようになります。両チームが同じ場所で協力し合うことで、RTL精度を持つ高抽象度のコードと高速化機能の高いSoCエミュレーション・モデルを開発・検証できるようになり、その結果テスト時間とシリコン・リスピンのリスクが削減できます。 1プラットフォームで何通りものソリューション HES-DVM™では、シミュレーション・アクセラレーションやトランザクション・レベル協調エミュレーション、インサーキット・エミュレーションなど色々な応用モードでチップレベルやシステムレベルのSoC/ASICデザイン検証を実行可能です。この応用モードを使うことで、ハードウェア・ソフトウェア協調検証などTLMラッパーと高速AXI/AHBバス・トランザクタを活用する多くのアプリケーションでは、ハードウェア内に搭載されたデザインを仮想プラットフォームと接続することができるようになります。こうしたエミュレーションと仮想プラットフォームのハイブリッドと、最新の組み込みプロセッサや標準ペリフェラル、OSプラットフォームなどを組み合わせることで、開発に応用できるSoC環境ソフトウェアが完成します。 FPGAで実行中のモジュール内部を100%可視化できるパワフルなデバッグ・ツールが付属し、HES-DVMエミュレーション・プラットフォームはRTLシミュレータと同じくらい使い勝手のよいツールです。 スケーラビリティと再利用 スケーラビリティはHES-DVM™のプロジェクトのバックボーンとなる基本概念で、当社のソリューションの独自性の源泉です。FPGAテクノロジの発展は非常に速く、常に最先端の技術を採り入れるのが賢いやり方です。アルデックは、固定化した専用のハードウェア・エミュレーション・プラットフォームにこだわるのではなく、次世代のFPGAテクノロジにすぐ移植できて、社内開発のカスタム・プロトタイピング・ボードに適用できるオープン・アーキテクチャを開発することに決めました。スケーラビリティと再利用は次の分野に反映されています。 FPGAテクノロジに対してスケーラブル、最新FPGAをすぐに採用 バックプレーンと拡張スロットを持つスケーラブルなハードウェア・プラットフォームをサポート デザイン規模に対してスケーラブル、インクリメンタル・並列合成・インプリメント スケーラブルなシミュレーション・アクセラレーションとエミュレーション・クラスタをサポート シミュレーション、エミュレーション、プロトタイプなど異なるチームで同じハードウェアを再利用 主な特徴 サポートするFPGAボード アルデックのHESプロトタイピングボード 他社製、または社内開発のカスタムボード 検証インタフェース シミュレーション・アクセラレーション（Active-HDL, Riviera-PRO, サードパーティのシミュレータに対応） SystemVerilog DPI-Cでトランザクション・レベルとUVMシミュレーションの高速化 PLI/VHPIでビット・レベル・アクセラレーション SCE-MIとTLMでトランザクション・レベル協調エミュレーション C/C++, SystemC, Verilog, SystemVerilog, VHDLを簡単に一体化 LinuxとMicrosoft Windowsをサポート デザインの自動セットアップ 総合的なデザイン・セットアップ・ツール – DVM SystemVerilogとVHDLの最新規格をサポートするデザイン・コンパイル・フロントエンド SV DPI-Cとインプリシット・ステートマシン（ISM）をサポートするトランザクタ用ビヘイビア・コンパイラ サードパーティの合成ツールでインクリメンタル合成 FPGAメーカーのツール（Xilinx Vivado, ISE）で自己制約式・自動インプリメント 自動パーティショニングとガイド付きパーティショニング ゲーテッド・クロックの自動変換、クロックドメイン数の制限なし メモリ・フローでデザイン・メモリをボードやFPGAのリソースにマッピング デバッグを意識したデザイン処理、自動コード制御 LSF, SGE, デザイン・セットアップ・スケーラビリティを備えた並列コンピューティング TCLスクリプティングとGUIを利用可 デバッギング機能 キャプチャするプローブの数を減らして100%の可視性を確保するHVDテクノロジ 設定変更可能なトリガリング ハードウェア・ブレークポイント クロック制御（停止, 進行, ステップ） デバッグデータを波形ファイルに保存： Riviera-PRO対応ASDB、Verdi対応FSDB メモリのバックドア・アクセスでリード&ライト GUIハードウェア・デバッガでデバッグプロセス管理、LAN経由の遠隔管理可能 C/C++ HES Debug API フィジカルプロトタイピング フィジカルプロトタイピングは、多くの場合ターゲットのクロックレートに近い最高のクロックレートを可能にするため、デバイスが実際のデータストリームを送受信する実環境での検証に理想的です。HES-DVMは、デザインの分割、クロック変換、およびFPGAへのマッピングを支援し、FPGAのI/Oの制限を克服するためにシリアル化手法を利用するチップ間接続の設計を容易にします。 主な特徴 サポートするFPGAボード アルデックのHESプロトタイピングボード 他社製、または社内開発のカスタムボード 自動デザインセットアップ マルチFPGAプロトタイピング用の Fast-trackセットアップ デザインの構造モデルとトップダウン戦略を用いたガイドパーティション クロッキングモジュール用の多数のパーティションでインスタンスロジックの複製 利用したロジックリソースとインターコネクトをモニタ 多数のパーティション構成をシミュレートするためのドライランおよび”what if”影響分析 ゲーテッドクロックの自動変換とネットリストの最適化 Clock Domain Crossing（CDC）アナライザおよびタイミング制約エディタ ボードレベルの接続リソース認識、グローバルクロックとトレース、LVDS、シングルエンド Inter-Chip-Connection (ICC) バスの自動挿入 SERDESモジュールを使用 LVDSまたはシングルエンドシグナリング 直接配線またはグローバルトレース パーティション決定の包括的な検証のための迅速なチェックリスト生成 パーティション後のシミュレーションをサポート スケーラビリティとリユース スケーラビリティを有効にすることは、HES-DVM™開発チームの中心的な目的であり、これこそが私たちのソリューションを他とは異なるものにしている理由です。FPGAテクノロジは急速に進化しているため、常に最先端を行くことが賢明です。アルデックは、固定の専用ハードウェアエミュレーションプラットフォームに限定されるのではなく、次世代のFPGAテクノロジにすばやく移行でき、カスタムメイドの自作プロトタイピングボードでも使用できるオープンアーキテクチャの開発を続けています。 FPGAテクノロジ全体に拡張可能、最新のFPGAを迅速に採用 バックプレーンまたは拡張スロットを備えたスケーラブルなハードウェアプラットフォームをサポート インクリメンタルおよびパラレル合成およびインプリメンテーションによる設計サイズの拡大に対応 スケーラブルなシミュレーションアクセラレーションおよびエミュレーションクラスタをサポート シミュレーション、エミュレーション、プロトタイピングなど、異なるチーム間で同じハードウェアを再利用 FeaturedデモンストレーションビデオHES™ Overview: A Hybrid Verification and Validation Platformウェブセミナーの録画The most error prone FPGA corner casesFPGAs for Verification, UVM Simulation Acceleration with Scalable FPGA PlatformsQEMU Co-emulation with FPGA Partitioning Design for Custom or In-house Designed Multi-FPGA BoardSoC Emulation in FPGA with ARM Hardware ModelSix Automated Steps to Design Partitioning for Multi-FPGA Prototyping BoardsRISC-V Design and Verification with FPGA Hardware In The LoopHow to Build PCIe Speed Adapters for In-Circuit SoC EmulationチュートリアルHES-DVM Proto CE (Cloud Edition) AMI 2.0.0ホワイトペーパーVerification of Ethernet Designs with SCE-MI based Aldec EmulatorAccelerate SoC Simulation Time of Newer Generation FPGAsSoC verification made easy with Aldec HES-DVMDesigning UVM Testbench for Simulation and Emulation of Network-on-Chip DesignマルチFPGAプロトタイピングにおける パーティショニングの課題HDL Simulation Acceleration Solution for Microchip FPGA DesignsASIC プロトタイピング - Xilinxとの共著
