UVM, OVM, VMM プレスリリース アルデック、UVM 1.1を完全サポート、VMMとOVMの相互運用を可能に プレゼンテーション FPGAデザインとOVM/UVM: 「焼いてから変更」の終わり ソリューション UVMトランザクション・デバッギング ウェブセミナー OVMとUVM - Riviera-PROでSystemVerilogテストベンチを構築 Riviera-PRO評価リクエスト Universal Verification Methodology （ユニバーサル検証手法, UVM）はオープンソースのSystemVerilogライブラリです。フレキシブルで再利用可能な検証コンポーネントの作成を可能にし、制約付きランダム・スティミュラスとファンクショナル・カバレッジ技術を利用して強力なテスト環境を構築します。UVMは成果を上げたOVMとVMMを基礎にして、設計者とツールベンダの共同開発によって生まれました。UVMの普及により、テストベンチの再利用率と検証コードのポータビリティが向上し、普遍的で高品質な検証用IP（知的財産）の市場が創出されることが期待されています。 Open Verification Methodology （オープン検証手法, OVM）はスティミュラス生成とデータ収集、検証プロセス管理用のオブジェクト・ライブラリとプロシージャです。OVMはSystemVerilogとSystemCで利用可能で、トランザクション・レベルの通信とファンクショナル・カバレッジを使用したダイレクト・テストとランダム・テストの作成が簡単になります。OVMは複数のシミュレータで利用できるSystemVerilogベースの検証ライブラリとしては最初のもので、後継であるユニバーサル検証手法の開発に大きく寄与しました。
